头条 基于FPGA打造，百度昆仑芯片有多能打 作为Al芯片的积极布局者与应用者，百度对外发布AI云端芯片“昆仑”，备受业界瞩目。在中国产业智能化进程的逐步深入，市场对于 AI 算力的需求超大规模增长，在端侧部署 AI 芯片也成为企业应用 AI 的重要一环。 最新资讯 低功耗通用FPGA再加码，莱迪思推出更低功耗、更高I/O密度Certus-NX Lattice Nexus是业界首个基于28 nm FD-SOI工艺的低功耗FPGA技术平台，得益于功耗和MIPI 速度上的优势，基于该平台的第一款产品CrossLink-NX得到了客户广泛认可，主要用于嵌入式视觉领域。时隔半年，Lattice在近日宣布推出这款平台的第二代产品——Certus-NX，具有更高的I/O密度和更低的功耗，主要面向工业自动化、通信等市场。 发表于：2020/7/7 如何使用数字电位器构建可编程振荡器 数字电位器(digiPOT)功能多样，应用广泛，例如，用于滤除或生成交流信号。但是，有时频率必须能够有所变化，并根据应用需求调整。在此类设计中，支持通过适当的接口调整频率的可编程解决方案极为有用，在有些情况下，非常有助于开发。本文介绍一种简单易行的可编程振荡器构建方法，其中，振荡频率和幅度可以通过使用digiPOT来彼此独立地调节。 发表于：2020/6/1 基于FPGA的自定义CPU架构设计 为满足当前工业应用下越来越多的分布式计算的需求，提出了一种在FPGA芯片中构建自定义指令集的CPU的方式，以此来使FPGA具有类似于单片机的处理指令的能力。并且，这种能力的前提是复用计算单元，因此资源消耗有限，不会随着计算量的增加而增大。在自定义指令集CPU的改进型架构中，使用了并行计算的结构，使得运算速度大幅提升。最后，结合实际应用案例，移植电流环计算中的FOC算法到自定义CPU中运算。并用ModelSim软件进行仿真，测试其计算时间仅需7.48 μs。 发表于：2020/5/13 基于FPGA的全数字双通道符合多普勒展宽系统 针对核辐射能谱、正电子湮没符合多普勒展宽谱测量的需求，设计了一种基于FPGA的全数字双通道符合多普勒展宽系统。该系统以16 bit模数转换芯片AD9269-80为前端，将高纯锗探测器采集到的模拟信号转化为数字信号，该数字信号进入系统后端的FPGA芯片中进行数字处理。FPGA通过滑动平均窗口、乒乓操作、自定义IP核等实现对核脉冲信号的处理，包括波形降噪、梯形滤波、基线恢复、堆积识别、阈值判断、数据缓存等，从而得到核脉冲的幅度信息和时间信息。再由网口模块与上位机之间进行通信，采用UDP协议进行幅度、时间信息的传输，得到核信号的能谱。系统采用双通道对正电子符合多普勒展宽谱测量，得到二维符合图谱。 发表于：2020/3/31 ADS-B阵列信号二重解交织算法的实时实现 为解决ADS-B系统通信时的信号交织问题，结合FPGA的工作特点和实时系统的要求，对ADS-B交织检测算法和解交织算法进行优化。针对交织检测算法在实采数据验证时需要变化处理信号的参数才能匹配判决域的问题，设计一种计算判断交织检测的动态门限值的方法，同时将解交织算法中特征向量、广义逆矩阵等复杂的过程优化为对某段信号的协方差矩阵求逆。实现结果表明，优化后的算法适用于硬件实时系统，能有效分离ADS-B交织信号。 发表于：2020/3/12 RS编码算法的优化与FPGA实现 针对常用RS编码算法中伽罗华域(Galois Field，GF)的乘法运算在FPGA中实现时存在的数据运算量大、复杂度高等问题，对RS编码模块进行优化，通过增加乘法器因子求取模块，完成RS编码乘法器因子的求取，降低伽罗华域乘法运算在FPGA实现过程中的复杂度，减少运算量。测试结果表明，优化后的RS编码FPGA实现简单有效，且编码准确无误，编码结果与MATLAB计算所得理论结果一致，可适用于任意码长的RS编码，在移动通信、航天通信等复杂多因素通信领域有着广泛的应用价值。 发表于：2020/3/10 基于PDCA循环初探电力企业内部审计预警系统的建立 新一轮电力体制改革背景下，外部环境和内部需求的变化促使电力企业内部审计寻求新的方法防范风险，审计预警因其前瞻的风险警示特性引起内部审计人员关注。探讨了内部审计预警系统构建的初步设想，以及PDCA循环理论在促进审计预警系统建立及螺旋上升式完善中的应用，以期对充分发挥电力企业内审职能作用提供新的工作方法。 发表于：2020/3/6 Xilinx推出业界首款“一体化 SmartNIC 平台” 自适应和智能计算的全球领先企业赛灵思公司（Xilinx, Inc.，（NASDAQ: XLNX））今日宣布推出业界首款“一体化 SmartNIC 平台”— Alveo™ U25，真正在单颗器件上实现了网络、存储和计算加速功能的完美融合。 发表于：2020/3/4 基于FPGA的结构改进型(2，1，4)维特比译码器 在资源受限的处理器中实现高性能的Viterbi译码算法是近年来研究的热点。基于XC6SLX16-2CSG324型FPGA处理器，在资源有限情况下，为兼顾Viterbi译码时延与资源消耗的问题，提出了一种结构改进算法。在传统Viterbi译码算法基础上，首先通过最大限度地预定义存储路径度量值的寄存器，达到控制路径度量值的目的，其次采用步进式幸存路径信息存储结构，完成幸存路径信息的存储，简化译码器硬件实现复杂度，减小译码时延和资源消耗。通过ISE Design Suite 14.7平台，对回溯深度为20、3 bit软判决的(2，1，4)维比特译码器进行了基于FPGA的验证，并结合MATLAB仿真进行分析。结果表明，本方法能够有效减小译码时延并降低资源消耗。 发表于：2020/3/4 基于FPGA加速的卷积神经网络识别系统 针对卷积神经网络(CNN)在通用CPU以及GPU平台上推断速度慢、功耗大的问题，采用FPGA平台设计了并行化的卷积神经网络推断系统。通过运算资源重用、并行处理数据和流水线设计，并利用全连接层的稀疏性设计稀疏矩阵乘法器，大大提高运算速度，减少资源的使用。系统测试使用ORL人脸数据库，实验结果表明，在100 MHz工作频率下，模型推断性能分别是CPU的10.24倍，是GPU的3.08倍，是基准版本的1.56倍，而功率还不到2 W。最终在模型压缩了4倍的情况下，系统识别准确率为95%。 发表于：2020/2/28 «12345678910…»
