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高速CMOS输入DAC中的建立和保持时间测量
所属分类：技术论文
上传者：ADI
文档大小：236 K
标签：数据转换
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文档介绍：为实现高速DAC的最佳性能，必须满足一定的建立和保持时间要求。在200 MSPS至250 MSPS的时钟速率下，FPGA/ASIC/DAC的全部时序预算并不是一件小事。客户若要完成时序验证，必须清楚列出并明确定义数据手册中的时序规格。
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